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PDF A3S56D40GTP Fiche technique - Zentel

Numéro de référence A3S56D40GTP
Description 256M Double Data Rate Synchronous DRAM
Fabricant Zentel 
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30 Pages
		

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A3S56D40GTP Datasheet, Description
A3S56D30GTP
A3S56D40GTP
256M Double Data Rate Synchronous DRAM
256Mb DDR SDRAM Specification
A3S56D30GTP
A3S56D40GTP
Zentel Electronics Corp.
Revision 1.1
Jul., 2013
A3S56D40GTP Fiche technique
A3S56D30GTP
A3S56D40GTP
256M Double Data Rate Synchronous DRAM
Pin Assignment (Top View) 66-pin TSOP
x8
x16
VDD
DQ0
VDDQ
NC
DQ1
VSSQ
NC
DQ2
VDDQ
NC
DQ3
VSSQ
NC
NC
VDDQ
NC
NC
VDD
NC
NC
/WE
/CAS
/RAS
/CS
NC
BA0
BA1
A10/AP
A0
A1
A2
A3
VDD
VDD
DQ0
VDDQ
DQ1
DQ2
VSSQ
DQ3
DQ4
VDDQ
DQ5
DQ6
VSSQ
DQ7
NC
VDDQ
LDQS
NC
VDD
NC
LDM
/WE
/CAS
/RAS
/CS
NC
BA0
BA1
A10/AP
A0
A1
A2
A3
VDD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
66pin TSOP(II)
400mil width
x
875mil length
0.65mm
Lead Pitch
Row
A0-12
Column
A0-9 (x8)
A0-8 (x16)
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
CLK, /CLK
CKE
/CS
/RAS
/CAS
/WE
DQ0-15
DQ0-7
UDM, LDM
DM
UDQS, LDQS
DQS
: Master Clock
: Clock Enable
: Chip Select
: Row Address Strobe
: Column Address Strobe
: Write Enable
: Data I/O (x16)
: Data I/O (x8)
: Write Mask (x16)
: Write Mask (x8)
: Data Strobe (x16)
: Data Strobe (x8)
A0-12
BA0,1
VDD
VDDQ
VSS
VSSQ
VREF
VSS
DQ15
VSSQ
DQ14
DQ13
VDDQ
DQ12
DQ11
VSSQ
DQ10
DQ9
VDDQ
DQ8
NC
VSSQ
UDQS
NC
VREF
VSS
UDM
/CLK
CLK
CKE
NC
A12
A11
A9
A8
A7
A6
A5
A4
VSS
VSS
DQ7
VSSQ
NC
DQ6
VDDQ
NC
DQ5
VSSQ
NC
DQ4
VDDQ
NC
NC
VSSQ
DQS
NC
VREF
VSS
DM
/CLK
CLK
CKE
NC
A12
A11
A9
A8
A7
A6
A5
A4
VSS
: Address Input
: Bank Address Input
: Power Supply
: Power Supply for Output
: Ground
: Ground for Output
: SSTL_2 reference voltage
Revision 1.1
Page 2 / 40
Jul., 2013

3 Page

A3S56D40GTP pdf
Block Diagram
A3S56D40GTP
DLL
A3S56D30GTP
A3S56D40GTP
256M Double Data Rate Synchronous DRAM
DQ0 - 15
UDQS, LDQS
I/O Buffer
DQS Buffer
Memory
Array
Bank #0
Memory
Array
Bank #1
Memory
Array
Bank #2
Memory
Array
Bank #3
Mode Register
Control Circuitry
Address Buffer
A0-12 BA0,1
Clock Buffer
Control Signal Buffer
/CS /RAS /CAS /WE UDM,
CLK /CLK CKE
LDM
Type Designation Code
A 3 S 56 D 4 0G TP - 50
This rule is applied to only Synchronous DRAM family.
Speed
50: 200MHz@CL=3, 166MHz@CL=2.5, and 133MHz@CL=2
Package Type
TP: TSOP II
Die Version
0G: Version 0G
I/O Configuration 4: x 16
Classification
D: DDR Synchronous DRAM
Density
56: 256Mb
Interface
S: SSTL_2
Product Line
3: DRAM
Zentel Memory
Revision 1.1
Page 5 / 40
Jul., 2013

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RéférenceDescriptionFabricant
A3S56D40GTP256M Double Data Rate Synchronous DRAMZentel
Zentel

RéférenceDescriptionFabricant
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Un datasheet est un document fourni par le constructeur du composant, où figurent toutes les données techniques sur le produit: puissance dissipée, courant maximal, tension de seuil, tension de claquage, température de stockage, etc. Ils sont en général fournis gratuitement, et se présentent très régulièrement sous la forme d'un document pdf.


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