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SG2567RD312893HBD Datasheet PDF - SMART Modular Technologies


2GByte (256Mx72) DDR3 SDRAM Module

Numéro de référence SG2567RD312893HBD
Description 2GByte (256Mx72) DDR3 SDRAM Module
Fabricant SMART Modular Technologies 
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avant-première
1 Page
		
SG2567RD312893HBD Datasheet
SG2567RD312893HBD Fiche technique
SG2567RD312893UUD
February 20, 2009
2GByte (256Mx72) DDR3 SDRAM Module - 128Mx8 Based
240-pin DIMM, Registered, Parity, ECC
Features
• Standard = JEDEC
• Configuration = ECC
• Number of Module Ranks = 2
• Number of Devices = 18
• VDD = VDDQ = 1.5V
• VDDSPD = 1.7V to 3.6V
• Cycle Time = 1.5ns
• CAS Latency = 6, 8, 9
• Additive Latency = 0, CL-1, and CL-2
• CAS Write Latency (CWL) = 5, 6, 7
• Burst Length = BC4, BL8, BC4 or BL8 (on the fly)
• Burst Length = Nibble Sequential & Interleave Mode
• Internal Banks per SDRAM = 8
• Refresh = 8K/64ms
• Device Package = FBGA
• Lead Finish = Gold
• Length x Height = 133.35mm x 30.00mm
• No. of sides = Double-sided
• Mating Connector (Examples)
Vertical = AMP - 5-1932000-9
• ZQ calibration supported
• On chip DLL align DQ, DQS and DQS transition
with CK transition
• DM write data-in at both the rising and falling
edges of the data strobe
• All addresses and control inputs latched on the
rising edges of the clock
• Dynamic On Die Termination supported
• Driver strength selected by EMRS
• Asynchronous RESET pin supported
• Write Levelization supported
• 8-bit pre-fetch
Addressing
Device Configuration
Number of Internal Banks
Bank Address
Auto precharge
BC switch on the fly
Row Address
Column Address
128Mx8
8
BA0 - BA2
A10/AP
A12/BC
A0 - A13
A0 - A9
Pin Description Table
Symbol
CK0~CK1,
CK0~CK1
Type
Input
CKE0, CKE1 Input
CS0~CS1
Input
ODT0, ODT1 Input
BA0~BA2
Input
Polarity
Function
Differential
Crossing
CK and CK are differential clock inputs. All the DDR3 SDRAM address/control inputs are sam-
pled on the crossing of the positive edge of CK and the negative edge of CK. Output (read) data
is referenced to the crossing of CK and CK (Both directions of crossing).
Active High
Activates the SDRAM CK signal when high and deactivates the CK signal when low. By deacti-
vating the clocks, CKE low initiates the Power Down mode, or the Self Refresh mode.
Active Low
Enables the associated SDRAM command decoder when low and disables the command
decoder when high. When decoder is disabled, new commands are ignored but previous opera-
tions continue.This signal provides for external rank selection on systems with multiple ranks.
Active High
When high, termination resistance is enabled for all DQ, DQS, DQS and DM pins, assuming this
function is enabled on the DRAM.
- Selects which SDRAM bank of the eight is activated.
Corporate Headquarters: P. O. Box 1757, Fremont, CA 94538, USA • Tel:(510) 623-1231 • Fax:(510) 623-1434 • E-mail: info@smartm.com
Europe: 5 Kelvin Park South, Kelvin South, East Kilbride, G75 ORH, United Kingdom • Tel: +44-870-870-8747 • Fax: +44-870-870-8757
Asia/Pacific: Plot 18, Lrg Jelawat 4, Kawasan Perindustrian Seberang Jaya 13700, Prai, Penang, Malaysia • Tel: +604-3992909 • Fax: +604-3992903
3
SG2567RD312893HBD pdf
SG2567RD312893UUD
February 20, 2009
Block Diagram
RCS0
RCS1
RCKE0
RCKE1
RODT0
RODT1
DQS0
DQS0
DM0
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
240Ω
DQS1
DQS1
DM1
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
240Ω
DQS2
DQS2
DM2
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQS3
DQS3
DM3
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
240Ω
240Ω
DQS8
DQS8
DM8
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
240Ω
DQS S CKE ODT
DQS
DM
I/O 0
I/O 1
I/O 2
I/O 3
U1
I/O 4
I/O 5
I/O 6
I/O 7
ZQ
DQS S CKE ODT
DQS
DM
I/O 0
I/O 1
I/O 2
I/O 3
U2
I/O 4
I/O 5
I/O 6
I/O 7
ZQ
DQS S CKE ODT
DQS
DM
I/O 0
I/O 1
I/O 2
I/O 3
U3
I/O 4
I/O 5
I/O 6
I/O 7
ZQ
DQS S CKE ODT
DQS
DM
I/O 0
I/O 1
I/O 2
I/O 3
U4
I/O 4
I/O 5
I/O 6
I/O 7
ZQ
DQS S CKE ODT
DQS
DM
I/O 0
I/O 1
I/O 2
I/O 3
U9
I/O 4
I/O 5
I/O 6
I/O 7
ZQ
DQS S CKE ODT
DQS
DM
I/O 0
I/O 1
I/O 2
I/O 3
U10
I/O 4
I/O 5
I/O 6
I/O 7
ZQ
DQS S CKE ODT
DQS
DM
I/O 0
I/O 1
I/O 2
I/O 3
U11
I/O 4
I/O 5
I/O 6
I/O 7
ZQ
DQS S CKE ODT
DQS
DM
I/O 0
I/O 1
I/O 2
I/O 3
U12
I/O 4
I/O 5
I/O 6
I/O 7
ZQ
DQS S CKE ODT
DQS
DM
I/O 0
I/O 1
I/O 2
I/O 3
U13
I/O 4
I/O 5
I/O 6
I/O 7
ZQ
DQS S CKE ODT
DQS
DM
I/O 0
I/O 1
I/O 2
I/O 3
U18
I/O 4
I/O 5
I/O 6
I/O 7
ZQ
240Ω
240Ω
240Ω
240Ω
240Ω
DQS4
DQS4
DM4
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
240Ω
DQS5
DQS5
DM5
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
240Ω
DQS6
DQS6
DM6
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQS7
DQS7
DM7
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
240Ω
240Ω
DQS S CKE ODT
DQS
DM
I/O 0
I/O 1
I/O 2
I/O 3
U5
I/O 4
I/O 5
I/O 6
I/O 7
ZQ
DQS S CKE ODT
DQS
DM
I/O 0
I/O 1
I/O 2
I/O 3
U6
I/O 4
I/O 5
I/O 6
I/O 7
ZQ
DQS S CKE ODT
DQS
DM
I/O 0
I/O 1
I/O 2
I/O 3
U7
I/O 4
I/O 5
I/O 6
I/O 7
ZQ
DQS S CKE ODT
DQS
DM
I/O 0
I/O 1
I/O 2
I/O 3
U8
I/O 4
I/O 5
I/O 6
I/O 7
ZQ
DQS S CKE ODT
DQS
DM
I/O 0
I/O 1
I/O 2
I/O 3
U14
I/O 4
I/O 5
I/O 6
I/O 7
ZQ
DQS S CKE ODT
DQS
DM
I/O 0
I/O 1
I/O 2
I/O 3
U15
I/O 4
I/O 5
I/O 6
I/O 7
ZQ
DQS S CKE ODT
DQS
DM
I/O 0
I/O 1
I/O 2
I/O 3
U16
I/O 4
I/O 5
I/O 6
I/O 7
ZQ
DQS S CKE ODT
DQS
DM
I/O 0
I/O 1
I/O 2
I/O 3
U17
I/O 4
I/O 5
I/O 6
I/O 7
ZQ
Note: Unless otherwise noted, data resistor values are 15Ω ± 5%.
Corporate Headquarters: P. O. Box 1757, Fremont, CA 94538, USA • Tel:(510) 623-1231 • Fax:(510) 623-1434 • E-mail: info@smartm.com
Europe: 5 Kelvin Park South, Kelvin South, East Kilbride, G75 ORH, United Kingdom • Tel: +44-870-870-8747 • Fax: +44-870-870-8757
Asia/Pacific: Plot 18, Lrg Jelawat 4, Kawasan Perindustrian Seberang Jaya 13700, Prai, Penang, Malaysia • Tel: +604-3992909 • Fax: +604-3992903
240Ω
240Ω
240Ω
240Ω
6





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RéférenceDescriptionFabricant
SG2567RD312893HBD2GByte (256Mx72) DDR3 SDRAM ModuleSMART Modular Technologies
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Un datasheet est un document fourni par le constructeur du composant, où figurent toutes les données techniques sur le produit: puissance dissipée, courant maximal, tension de seuil, tension de claquage, température de stockage, etc. Ils sont en général fournis gratuitement, et se présentent très régulièrement sous la forme d'un document pdf.


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